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Suite Logiciele de synthèse logique RTL permettant de créer les circuits logiques pour différents FPGA (Achronix, Altera, Anlogic, Gowin, Lattice, MicroChip/Microsemi, Xilinx) à partir de leur description en HDL (Verilog-2005, peut convertir BLIF / EDIF/ BTOR / SMT-LIB / simple RTL, GHDL peut s'interfacer avec pour le VHDL, supporté également par (n)Migen et la modélisation par schéma IceStorm) Le projet agglomère également des outils d’analyse de « bitstream » des principaux fabricants de FPGA afin de bénéficier d'outils complètement libres et ouverts en la matière.

Disponible sur: 
Alternative pour: 
Version: 
Logiciel en version stable (publié)
Langue: 
Créateur(s): 
Claire Xenia Wolf
Licence(s): 

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